04/01-eve 长流水线(浮点数流水线)引起的“相关”问题 长流水线中精确中断的处理方法 浮点数流水线的性能 ·RAW相关引起的性能损失是主要因素 浮点数流水线示例(MPSR4000 存储系统的分层结构 ·目标:速度快、容量大、价格低的存储系统 ·局部性原理 存储系统涉及的基本概念:Bock,命中和失效,数据一致性等 · Cache和M ·存储系统的性能评估与优化? 2021/2/4 计算机体系结构 12
04/01-review • 长流水线（浮点数流水线）引起的“相关”问题 • 长流水线中精确中断的处理方法 • 浮点数流水线的性能 • RAW相关引起的性能损失是主要因素 • 浮点数流水线示例 (MIPS R4000) • 存储系统的分层结构 • 目标：速度快、容量大、价格低的存储系统 • 局部性原理 • 存储系统涉及的基本概念：Block, 命中和失效，数据一致性等 • Cache 和 VM • 存储系统的性能评估与优化 ？ 2021/2/4 计算机体系结构 12
存储层次的性能参数(1/2) 假设采用二级存储:M1和M2 M1和M2的容量、价格、访问时间分别为: Lower Levell To Processor Upper Level Memory Memory BlkⅩ From processor BIk Y 2021/2/4 计算机体系结构 13
存储层次的性能参数(1/2) 假设采用二级存储：M1和M2 • M1和M2的容量、价格、访问时间分别为： S1 、 C1、TA1 S2、C2、TA2 2021/2/4 计算机体系结构 13 Lower Level Upper Level Memory Memory To Processor From Processor Blk X Blk Y
存储层次的性能参数(2/2) 存储层次的平均每位价格C C=(C1*S1+C2*S2)/(S1+S2) 命中(Hit∴访问的块在存储系统的较高层次上 若一组程序对存储器的访问,其中N1次在M1中找到所需数据,N2次在M中找到数 据则 Hit Rate(命中率):存储器访问在较高层命中的比例H=N/(N+N2) Hit Time(命中时间):访问较高层的时间,T1 失效(MisS:访问的块不在存储系统的较高层次上 Miss Rate(失效)=1-( Hit Rate)=1-H=N2/(N2+N2) 当在M1中没有命中时:一般必须从M2中将所访问的数据所在块搬到M1中,然后CPU 才能在M1中访问 设传送一个块的时间为T即不命中时的访问时间为:TA2+T+T1=TA1+TM TM通常称为失效开销 平均访存时间 平均访存时间TA=HT1+(1H)(TA1+TM)=T+(1-H)TM 2021/2/4 计算机体系结构 14
存储层次的性能参数(2/2) • 存储层次的平均每位价格C • C=(C1*S1+C2*S2 )/(S1+S2 ) • 命中(Hit): 访问的块在存储系统的较高层次上 • 若一组程序对存储器的访问，其中N1次在M1中找到所需数据，N2次在M2中找到数 据 则 • Hit Rate（命中率）: 存储器访问在较高层命中的比例 H= N1 /(N1+N2 ) • Hit Time（命中时间）:访问较高层的时间，TA1 • 失效(Miss):访问的块不在存储系统的较高层次上 • Miss Rate （失效）= 1 - (Hit Rate) = 1 – H ＝ N2 /(N1+N2 ) • 当在M1中没有命中时：一般必须从M2中将所访问的数据所在块搬到M1中，然后CPU 才能在M1中访问。 • 设传送一个块的时间为TB ,即不命中时的访问时间为：TA2+TB+TA1 = TA1+TM TM 通常称为失效开销 • 平均访存时间: • 平均访存时间 TA = HTA1+(1-H)(TA1+TM) = TA1+(1-H)TM 2021/2/4 计算机体系结构 14
常见的存储层次的组织 Registers <- Memory 由编译器完成调度 cache <- memory ·由硬件完成调度 memory <- disks 由硬件和操作系统(虚拟管理) ·由程序员完成调度 2021/2/4 计算机体系结构
常见的存储层次的组织 • Registers <-> Memory • 由编译器完成调度 • cache <-> memory • 由硬件完成调度 • memory <-> disks • 由硬件和操作系统（虚拟管理） • 由程序员完成调度 2021/2/4 计算机体系结构 15
42 Cache基本知 Sample memory hierarch CPU □ 0 ICache0 DCache L2 1 Cache I Cache backside option P Disk L2 L2 L2 Cache Cache Cache Ia Juke Box 1/0 Adapter Main Memory 2021/2/4 计算机体系结构 16
4.2 Cache基本知识 2021/2/4 计算机体系结构 16