北京大学微电子学系：《数字集成电路设计入门——从HDL到版图》课程教学资源（PPT课件讲稿）第二章 Verilog应用、第三章 Cadence仿真器、第四章 设计举例、第五章 Verilog的词汇约定（Lexical convention）（于敦山）

课程内容(五) 自动布局布线工具( Silicon ensemble)简介

课程内容(五) • 自动布局布线工具(Silicon Ensemble)简介

课程安排 共54学时(18) 讲课,27学时 Verilog (5) Synthesis (3) Place &route (1) 实验,24学时 Verilog (5) Synthesis Place & route (1) 考试,3学时

课程安排 • 共54学时 (18) • 讲课，27学时 – Verilog (5) – Synthesis (3) – Place &Route (1) • 实验，24学时 – Verilog (5) – Synthesis (2) – Place &Route (1) • 考试，3学时

参考书目 Cadence Verilog Language and Simulation Verilog-XL Simulation with Synthesis Envisia ambit synthesis 《硬件描述语言Ⅴ verilog》清华大学出版社, Thomas & Moorby,刘明业等译,2001.8

参考书目 • Cadence Verilog Language and Simulation • Verilog-XL Simulation with Synthesis • Envisia Ambit Synthesis • 《硬件描述语言Verilog》 清华大学出版社，Thomas &Moorby，刘明业等译，2001.8

第二章 Verilog应用 学习内容 使用HDL设计的先进性 Ⅴ erilog的主要用途 Verilog的历史 如何从抽象级( levels of abstraction理解 电路设计 Verilog描述

第二章 Verilog 应用 • 学习内容 – 使用HDL设计的先进性 – Verilog的主要用途 – Verilog的历史 – 如何从抽象级(levels of abstraction)理解 • 电路设计 • Verilog描述

术语定义( (terms and definitions) 硬件描述语言HDL:描述电路硬件及时序的一种编程语言 仿真器:读入HDL并进行解释及执行的一种软件 抽象级:描述风格的详细程度,如行为级和门级 ASIC:专用集成电路( Application Specific Integrated Circuit ASIC Vender:芯片制造商,开发并提供单元库 自下而上的设计流程:一种先构建底层单元,然后由底层单元构 造更大的系统的设计方法。 自顶向下的设计流程:一种设计方法,先用高抽象级构造系统, 然后再设计下层单元 RTL级:寄存器传输级( Register Transfer Level),用于设计的可综 合的一种抽象级 Tcl Tool command Language, 向交互程序输入命令的描述语言

术语定义(terms and definitions) • 硬件描述语言HDL：描述电路硬件及时序的一种编程语言 • 仿真器：读入HDL并进行解释及执行的一种软件 • 抽象级：描述风格的详细程度，如行为级和门级 • ASIC：专用集成电路(Application Specific Integrated Circuit) • ASIC Vender：芯片制造商，开发并提供单元库 • 自下而上的设计流程：一种先构建底层单元，然后由底层单元构 造更大的系统的设计方法。 • 自顶向下的设计流程：一种设计方法，先用高抽象级构造系统， 然后再设计下层单元 • RTL级：寄存器传输级(Register Transfer Level)，用于设计的可综 合的一种抽象级 • Tcl：Tool command Language, 向交互程序输入命令的描述语言