每)天半紫大学 IIANJIN POLYTECHNIC UNIVERSITY ②通用o,准双向口,cPU发控制信号,封锁与门, 使上拉管截止,MUX打向下边,与D触发器Q连接。 输出,漏极开路,需加上拉电阻,以确保输出“1”。 V 读锁存器 地址/数据 控 T4 制 TI P 内部总线 D锁Q MUX 写入 CP 存器 读引脚 Po位结构输出MoVP0,A 信息与通信工程学院
② 通用I/O，准双向口,CPU发控制信号，封锁与门， 使上拉管截止， MUX打向下边，与D触发器Q 连接。 输出，漏极开路，需加上拉电阻，以确保输出“1”。 输出 MOV P0 ， A
每)天半紫大学 IIANJIN POLYTECHNIC UNIVERSITY 通用VO,P0口作输入 CC 读锁存器 地址/数据 控 制 T T5 内部总线 D锁Q 存 MUX 写入 CP器a T3 读引脚 Po位结构 输入MOvP0,# MOV A, PO 信息与通信工程学院
通用I/O， P0口作输入 MOV P0，#FFH MOV A，P0 输入
每)天半紫大学 IIANJIN POLYTECHNIC UNIVERSITY 2)P1口字节地址90H,位地址90H~97H 读锁存器 T4 R 内部总线 锁 存 写入 CP器a 读引脚 P1位结构 P1口只传送数据,无MUX输入 内部有上拉电阻,准双向口 MOV P1, FFH 输出MoVA,P1 MOV A, P1 信息与通信工程学院
2）P1口字节地址90H，位地址90H~97H P1口只传送数据，无MUX 内部有上拉电阻，准双向口 MOV P1，#FFH MOV A，P1 输入 输出 MOV A ，P1
每)天半紫大学 IIANJIN POLYTECHNIC UNIVERSITY 3)P2口字节地址A0H,位地址A0H~A7H 读锁存器 T4 控 制 R 地址 P2 内部总线 D锁Q 存器 MUX 与入 CP T 读引脚 P2位结构 信息与通信工程学院
3）P2 口 字节地址A0H，位地址A0H ~ A7H
每)天半紫大学 IIANJIN POLYTECHNIC UNIVERSITY ①地址,扩展外存储器和MO时,高8位地址输出 cPU发控制信号,使MUX打向上边。 读锁存器 T4 控 地址 内部总线 锁Q 存器 MUX 写入 CP I3 读引肽 P2位结构 数据输入时,数据信号可直接读入内部总线 信息与通信工程学院
① 地址，扩展外存储器和I/O时，高8位地址输出 CPU发控制信号，使MUX打向上边。 数据输入时，数据信号可直接读入内部总线