存储部件:理規化的存储器 Write Enable address °理想化的存储器 单输入总线:数据输入( Data In) Data in Data Out 单输出总线:数据输出( Data out)=2; Clk °选择存储字 地址( Address)选择的存储字被放在 Data out上 Write enable=1: Data in总线上的数据被写入地址选择的 存储单元中 °时钟输入(CLK) ·只有在写操作中,CLK输入才有作用 在读操作中,寄存器的行为与组合逻辑电路一样: RA或RB有效=>在访问时间之后,bUsA或busB有效。 北京大学计算机科学技术系 计算机系统结构教研室
ñ¯M§¯æ*§cù ¯æù;étÐ@ Ø& 6#F´Ø eÚÇêX,|< )g9 DBg9Ä'DWD,QÅ )gÎ DBgÎÄ'DWD2XWÅ eݽ,|+ Ä$GGUHVVÅݽX,|+ü 'DWD2XWÞ :ULWH(QDEOH 'DWD,QÞXDBm9ݽX ,|) eÊsg9 &/. ¾Ýüm¡0È&/.g9!Ý0ü üÏ¡0È,<X âÜe ÃÔ 5$ê 5%Ý !üÂÊÈ âÈEXV$ê EXV%Ý Ä &ON 'DWD,Q:ULWH(QDEOH 'DWD2XW $GGUHVV
实现抽象 指令地址 理想 指令 指令存储器 Rd Rs rt Imm 16 Rw Ra rb 32 32数据地址 32个32位 理想 数据输出 寄存器 数据存储器 cp数据输入 Clk 北京大学计算机科学技术系 计算机系统结构教研室
ñ¯M§¯æ*§cù ¯æù;étÐ@ Îàí &ON 5Z 5D 5E þ! ,< $/8 &ON ÚÇ DB,|< Û¸ Û¸ ÚÇ Û¸,|< &ON 3& 5G 5V 5W ,PP DBg9 DB DBgÎ