begin process (inputl) begin if (vector_to_int(input1)>input2) then q else end if: end process end rtl; 例:串入/并出移位寄存器 输入端口的数据在时钟边沿的作用下逐级向后移动,达到一定位数后并行输出。 ●原理图编辑法 74164 CLRN SHFT REG
begin process (input1) begin if (vector_to_int(input1)>input2) then q<=‘1’; else q<=‘0’; end if; end process; end rt1; 例：串入/并出移位寄存器 输入端口的数据在时钟边沿的作用下逐级向后移动，达到一定位数后并行输出。 ⚫原理图编辑法 SHIFT REG. CLRN CLK B A QD QC QA QF QH QG QE QB 74164 inst VCC A INPUT VCC B INPUT VCC CLRN INPUT VCC CLK INPUT OUTPUT Q[0] OUTPUT Q[1] OUTPUT Q[2] OUTPUT Q[3] OUTPUT Q[4] OUTPUT Q[5] OUTPUT Q[6] OUTPUT Q[7]
VCC A INPUT VCC B INPUT VCC CLRN INPUT GND CLK INPUT QA OUTPUT QB OUTPUT QC OUTPUT QD OUTPUT QE OUTPUT QF OUTPUT QG OUTPUT QH OUTPUT AND2 2 CLRN D PRN Q DFF 3 CLRN D PRN Q DFF 4 CLRN D PRN Q DFF 5 CLRN D PRN Q DFF 6 CLRN D PRN Q DFF 7 CLRN D PRN Q DFF 8 CLRN D PRN Q DFF 9 CLRN D PRN Q DFF 10 74164 TITLE MacroFunction COMPANY ALTERA CORPORATION DESIGNER Applications Engineering NUMBER 1.00 REV A DATE Tue May 18 16:25:49 1999 SHEET 1 OF 1
●文本输入法 Sipo clk-时钟 dout4…0 cl-清零端 din-数据输入端 kdn dout[4Q-数据输出端 带有同步清零的5位串入并出 移位寄存器的电路符号 library ieee; use ieeestd_logic_1164. all; Useieee. std _logicunsigned. all; entity sipo 1s port(ck, din, clr: in std_ logic, dout: out std_ logic_vector(4 downto O) end sipo;
带有同步清零的5位串入/并出 移位寄存器的电路符号 sipo clk dout[4…0] clr clk –时钟 clr – 清零端 dout[4…0] – 数据输出端 din din- 数据输入端 library ieee; use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; entity sipo is port(clk, din, clr: in std_logic; dout: out std_logic_vector(4 downto 0)); end sipo; ⚫文本输入法