74244为8位三态门,OE=0时,把K7~K0的数 据输入到IDB上。 74377为8位D触发器,cK为上跳有效时钟,EN 为允许输入(恒接为0),它的输出接L8~L5。 74373为8位带三态透明锁存器,GT为接数门控 端,OE为输出控制,OE=O时锁存器输出至TDB。 74374为8位D触发器,CK为电平上跳有效接数 时钟,OE为输出控制,OE=O时74374输出至IDB
74244为8位三态门，OE=0时，把K7~K0的数 据输入到IDB上。 74377为8位D触发器，CK为上跳有效时钟，EN 为允许输入(恒接为0)，它的输出接L8~Ll5。 74373为8位带三态透明锁存器，GT为接数门控 端，OE为输出控制，OE=0时锁存器输出至IDB。 74374为8位D触发器，CK为电平上跳有效接数 时钟，OE为输出控制，OE=0时74374输出至IDB
5实验设计 在使用PLD实验板完成本实验时,需注意以下几 个问题 (1)读入ipLS工2096部件实验引脚定义表。 (2).需定义U244A0~A7、U374Q0~Q7、 U377Q0~Q7、U373Q0~Q7和它们的控制信号 U2440E、U374cK、U3740E、U3730E U377cK、U377EN为内部NODE
5.实验设计 在使用PLD实验板完成本实验时，需注意以下几 个问题: (1). 读入ispLSI2096部件实验引脚定义表。 (2). 需定义U244A0~A7、U374Q0~Q7、 U377Q0~Q7、U373Q0~Q7和它们的控制信号 U244OE、U374CK、U374OE、U373OE、 U377CK、U377EN为内部NODE
(3).74377、74374等D触发器,需定义它 们的NoDE为REG类型( ISTYPE REG (4).对b触发器,需定义D端输人和时钟输 入的表达式,例对74374可如下定义 374Q0.U374Q7]=[DB0DB7: 374Q0.U374Q7]cLK=U374cK
(3). 74377、74374等D触发器，需定义它 们的NODE为REG类型(ISTYPE‘REG')。 (4). 对D触发器，需定义D端输人和时钟输 入的表达式，例对74374可如下定义: [U374Q0...U374Q7]=[IDB0...IDB7]; [U374Q0...U374Q7].CLK=U374CK;
(5).对于透明锁存器,需定义它为组合 电路,例对一位锁存器,设输入为D,输出 为Q,门控端为6,可如下定义 Q=G&D#!G&Q: 即G=时,Q=D:G=0时,Q保持不变
(5). 对于透明锁存器，需定义它为组合 电路，例对一位锁存器，设输入为D，输出 为Q，门控端为G，可如下定义: Q = G & D # ! G & Q ; 即G=1时，Q=D; G=0时，Q保持不变