存储器访问的序问题 存储同一性( Consistency) 不同处理器发出的所有存 顺序问题 即针对不筒荐储单元或相間存储单元 访问所有存储单元的全序问题 存储一致性( Coherence) 不同处理器访问相同存储单元时的访问顺序问题 访问每个 Cache块的局部序问题 Sorin D, Hill M, Wood D A Primer on Memory Consistency and Cache Coherence[].2011,6(3):212. 2021/2/9 计算机体系结构
存储器访问的序问题 • 存储同一性（Consistency）： – 不同处理器发出的所有存储器操作的顺序问题 （即针对不同存储单元或相同存储单元） – 访问所有存储单元的全序问题 • 存储一致性（Coherence）： – 不同处理器访问相同存储单元时的访问顺序问题 – 访问每个Cache块的局部序问题 2021/2/9 计算机体系结构 17 Sorin D, Hill M, Wood D. A Primer on Memory Consistency and Cache Coherence[J]. 2011, 6(3):212
◎存储同一性( Memory Consistency TABLE 3.3: Can Both rl and r2 be Set to 0? Core CI Core C2 Comments SI: X=NEW S2: y=NEW / Initially, x=0&y=0/ LI: rl=y L2: r2=X 可能的执行顺序(假设可全乱序假设遵循 SC Model): SILIS2L2(0, NEW) S2SILIL2(NEW, NEW)LISIS2L2(0, NEW L2SILIS2 (0,0) SILIL2S2(0, NEW) S2SIL2LI(NEW, NEW LISIL2S2(0, NEW) L2SIS2LI NEW,O) SIS2LIL2(NEW, NEW) S2LISIL2(NEW, NEW) LIS2S1L2(0, NEW L2LISIS2(0,0) SIS2L2LI(NEW, NEW) S2LIL2SI(NEW,O) L1S2L2S10,0 L2L1s251(0,0) SIL2LIS2(0,NEW) S2L2SILI(NEW,O) L1L2s1s2(0,0) L2S251L1(NEW,0) SIL2S2LINEW,NEW) S2L2LISI(NEW,O L1L2s251(0,0) L2S2L1s1(0,0) 2021/2/9 计算机体系结构
存储同一性（Memory Consistency) 可能的执行顺序（假设可全乱序|假设遵循SC Model）： S1L1S2L2 (0,NEW) S2S1L1L2 (NEW, NEW) L1S1S2L2 (0, NEW) L2S1L1S2(0,0) S1L1L2S2 (0,NEW) S2S1L2L1(NEW,NEW) L1S1L2S2(0,NEW) L2S1S2L1 (NEW,0) S1S2L1L2(NEW,NEW) S2L1S1L2(NEW,NEW) L1S2S1L2(0,NEW) L2L1S1S2(0,0) S1S2L2L1(NEW,NEW) S2L1L2S1(NEW,0) L1S2L2S1(0,0) L2L1S2S1(0,0) S1L2L1S2(0,NEW) S2L2S1L1(NEW,0) L1L2S1S2(0,0) L2S2S1L1(NEW,0) S1L2S2L1(NEW,NEW) S2L2L1S1(NEW,0) L1L2S2S1(0,0) L2S2L1S1(0,0) 2021/2/9 计算机体系结构 18