控制概述 可以采用不同的初始表示来设计控制。然后,可以独立地择取序列控制, 和如何表示逻辑功能;最后,采用结构化逻辑技术,从多种方法中,选取 种来实现控制功能。 初始表示 Finite State diagram Microprogram Initial representation 序列化控制 Explicit Next State Microprogram counter Sequencing Control Function t Dispatch roms 逻辑表示 Logic equations Truth tables ogic representation 实现技术 PLA ROM Implementation Technique hardwired control microprogrammed control 北京大学计算机科学技术系 计算机系统结构教研室
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初始表示:控制状恋图 0 fetch ALUOp=Add I Fetch/Decode 8 Bicomplete 1: PCWr RWR ALUOp=Add ALUOp=Sub x: PCWrCond 2 Adrc RegIst, Mem2R 1: BrWr, Extop\ beq/ALUSelB=01 1:E Others: Os ALUSelB=10 x: lorD, Mem2Reg ALU x: Regist CSRc Reg Dst, ExtOp aluseb=l1 \lorD, MemtoReg 1: PCWrCond ALUOp=Add lw or sw Others: Os alusela PCSre x: Mento Reg PCSre Ori sW 10 RexEc 3 LWmem 6 RExee 1: RedS 5SWMem alusela ALUOp=Or Exton /ALUSelA, lorD 1: Exto ALUSelb=ol 1: ALuSela ALUSeB=ll Mem wr ALUOp=Rtype ALUSela x: CSRc. lord ALUSelB=l1 ALUOp=Add ALUSeb=l1 Mentored x: mentor Reg X: Memtoreg ALUOp=Add rD PCSr CSRc x: PCSrc, RegDst Mento reg 11 OriFinisH 7 Rfi alusela ALUOp=Rtype ALUOp=Or 4 LWwr/ RegWr, ExtO Mento reg 1: RegIst Regar x: lorD, PCSrc AlUSeB=l1 ALUOp=Add alUselb=ol ALUSe B=l1 x: PCSrc lorD, Pcs 1: aluSela Reg wr lorD Exton 北京大学计算机科学技术系 计算机系统结构教研室
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序列控制:显式下一状态函数 Control Logic t Multicycle Datapath Inputs pcode State Reg °下一状态号的编码方式与数据通路控制类似 北京大学计算机科学技术系 计算机系统结构教研室
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逻辑表示;逻辑方程式 当前状态→下一状态 °对应情况,前一状态&条件 · State0→ State1 S4, S5, S7 S8, S9, S11= State0 State1→S2,S6,S8,S10 → State1 · State2→ State3& State5 Sl&OP= LWOP=SW→ State2 · State3→ State4 S2&OP=W→ State3 · State4→ State0 State 4 State5→ State0 State2& op=sw State 5 · State6→ State7 S2&OP= Rtype→ State6 · State7→ State0 State 6 → State7 State8→ State0 S2&op=beq State 8 · State9→ State0 State2 &op=jmp State 9 · State10→ State11 S2&op=ori → State10 · State11→ State0 State 10 → State11 北京大学计算机科学技术系 计算机系统结构教研室
ñ¯M§¯æ*§cù ¯æù;étÐ@ kÁj kÁé;? e'!Õ ⇒ßÔÕ 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6666 6WDWH ⇒ 6WDWH 6WDWH 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6WDWH 6WDWH ⇒ 6WDWH eÍh!ÔÕ 5Ê 66666 6 ⇒ 6WDWH 6 ⇒ 6WDWH 6 23 /:_23 6: ⇒ 6WDWH 6 23 /: ⇒ 6WDWH 6 ⇒ 6WDWH 6WDWH RS VZ ⇒ 6WDWH 6 23 5W\SH ⇒ 6WDWH 6WDWH ⇒ 6WDWH 6 RS EHT ⇒ 6WDWH 6WDWH RS MPS ⇒ 6WDWH 6 RS RUL ⇒ 6WDWH 6WDWH ⇒ 6WDWH
实现技术:PLA( Programmed Logic arrays) 每个输出线:输入信号或其反向信号的逻辑与的逻辑或: AND minterms在上部 AND模板( plane)指定, OR sums在底部OR模板( plane)指定 0p5 R=000000 beg=0000 lw=100011 0p2 Sw=101011 OpI ori=001011 OpO mp=000010 S3 S2 0=0006=0110 State0→ statel =00017=0111 NS3 00108=100 NS2 3=00119=1001 NS1 4=010010=10100 NSO 5=010111=1011 北大学讦算机科学不系 计算机系统结构教研室
ñ¯M§¯æ*§cù ¯æù;étÐ@ e£þgÎÖg9µËêJ¡åµË X eâ X eê $1' PLQWHUPVüÞ¼ $1'õSÄSODQHÅÛnÈ25VXPVüi¼ 25õSÄSODQHÅÛn 2S 2S 2S 2S 2S 2S 6 6 6 6 16 16 16 16 5 EHT OZ VZ RUL MPS Îà°_ 3/$ 3URJUDPPHG/RJLF$UUD\V 6WDWH⇒6WDWH