XXⅫLNX ISE中朵成工具及其基本功能 使表 Xnx器件线 VitexE Virtexll Vipgoll Spytan.Somgsn.Sogan.Coo HDL伤真工具 Y Y Y CeNVHDL) Y Y MNVTHVHDEVCS 形式验证工具 Synopsys Formality 老片领STA分析工具 Synopsys Prime Time 板缓sTA分析 Mentor Tau Forte Design Timing Designer Y Y 板级信号完整性分析 Mentor Hyperlynx Mentor ICX Synopsys HSPICE 可见ISE中集成的设计工具非常丰富，限于篇幅，本书只能对传统FPGA设计流程涉 及的常用工具加以讨论。根据设计流程与功能划分，SE的集成工具主要分为设计输入工 具、综合工具、仿真工具、实现工具和辅助设计工具等5类。 L.设计输入工具 设计输入是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器(HDL Editor)、状态机编辑器(StateCAD)、原理图编辑器(ECS)、IP核生成器(Core Generator)和测试激励生成器(HDL Bencher)等。 ·HDL编辑器(HDL Editor)可以完成设计电路的HDL语言的输入。它能根据 语法来彩色显示关键字，支特VHDL,ABEL和Verilog hdl的给入， 。状态机编辑器（Sta eCAD）采用白然的方式一 -状态转移图设计状态机 设计者只需画出状态转移图，状态机编辑器就能自动生成相应的 VHDL ABEL或Verilog HDL语言模型。并且状态机编辑器能生成状态转移的测试灏 动文件，验证寄存器传输级(RTL)模型，代化并分析状态机设计结果。使用 StateCAD设计状态机，生成的代码规范、清晰，能在一定程度上缓解设计者 的工作景 ·原理图编辑器ECS(Schematic Editor)用于完成电路的原理图输入。它功能 强大、元件库齐全、设计方便。原理图输入方式在大规模设计中逐渐被HDL 23
ISE 中集成工具及其基本功能 23 续表 Xilinx 器件族 Virtex-E Virtex-II Virtex-II Pro SpartanII SpartanIIE Spartan- 3 CoolRun ner-II HDL 仿真工具 Mentor ModelSim(Verilog/VHDL) Y Y Y Y Y Y Y Cadence NCSim(Verilog/VHDL) Y Y Y Y Y Y Y Synopsys VCS-MX/VCSMXi(Verilog/VHDL) Y Y 仅 Linux & Solaris 支持 Y Y Y Y 形式验证工具 Synopsys Formality Y Y Y Y Y Y 芯片级 STA 分析工具 Synopsys Prime Time Y Y Y 板级 STA 分析 Mentor Tau Y Y Y Y Y Y Y Forte Design Timing Designer Y Y Y Y Y Y Y 板级信号完整性分析 Mentor Hyperlynx Y Y Y Y Y Y Y Mentor ICX Y Y Y Y Y Y Y Cadence SPECCTRAQuest Y Y Y Y Y Y Y Synopsys HSPICE Y 可见 ISE 中集成的设计工具非常丰富，限于篇幅，本书只能对传统 FPGA 设计流程涉 及的常用工具加以讨论。根据设计流程与功能划分，ISE 的集成工具主要分为设计输入工 具、综合工具、仿真工具、实现工具和辅助设计工具等 5 类。 1. 设计输入工具 设计输入是工程设计的第一步，ISE 集成的设计工具主要包括 HDL 编辑器（HDL Editor）、 状 态 机 编 辑 器 （ StateCAD）、 原 理 图 编 辑 器 （ ECS）、IP 核 生 成 器 （Core Generator）和测试激励生成器（HDL Bencher）等。 • HDL 编辑器（HDL Editor）可以完成设计电路的 HDL 语言的输入。它能根据 语法来彩色显示关键字。支持 VHDL、ABEL 和 Verilog HDL 的输入。 • 状态机编辑器（StateCAD）采用最自然的方式──状态转移图设计状态机。 设计者只需画出状态转移图，状态机编辑器就能自动生成相应的 VHDL、 ABEL 或 Verilog HDL 语言模型。并且状态机编辑器能生成状态转移的测试激 励文件，验证寄存器传输级（RTL）模型，优化并分析状态机设计结果。使用 StateCAD 设计状态机，生成的代码规范、清晰，能在一定程度上缓解设计者 的工作量。 • 原理图编辑器 ECS（Schematic Editor）用于完成电路的原理图输入。它功能 强大、元件库齐全、设计方便。原理图输入方式在大规模设计中逐渐被 HDL
第1拿1SE系统分 XILINX 语言给入方式所取代，所以本书推荐初学者尽量采用DL语言方式设计申 ·IP核生成器(Core Generator)是Xilinx FPGA设计中的-个重要设计输入工 具。它提供了大量Xilinx和第三方公司设计的成熟、高效P核(IP Core)为 用户所用。P核生成器可生成的P核功能繁多，从筒单的基本设计模块到复 杂的处理器等一应俱会，分为基本模块，通信与网络模块，数字信号处理模 块，数学功能模块，存储器模块，微处理器、控制器与外设模块，标准与协议 设计模块，语音处理模块 标准总线模块和视颜与图像处理模块等】 0+ 模块。配合Xi网站的P中心使用，能大幅度地减轻工程师的设计工作 量，提高设计质量。 ·测试激励生成器(HDL Bencher)辅助用户设计测试激厨文件。它将VHDL源 代码、Verilog源代哥和ECS原理图等设计输入导入其测试环境，根据用户在 图形界面下编辑的激励波形，直接生成测试澈勋文件，然后调用ISE中集成的 仿真工具进行仿真验证，并分析测试激励的覆率 2综合工且 ISE集成的综合工具主要有Synplicity公司的Synplify/Synplif的Pro,Synopsys公司的 FPGA Compiler II/Express,Exemplar Logic公司的LeonardoSpectrum和Xilinx ISE中的XST 等。 。Synplit /Svnplify Pro作为新兴的合工具，在综合笛略和代化手段上有梦大 度的提高 特别 字驱动)和BE.ST（行为级 综合提取技术)算法引攀，使其综合结果往往面积较小，速度较快 在业界 碑很好。如果结合Synplicity公司的Amplify物理约束功能，对很多设计能大 幅度地减少资源，优化面积达到30%以上。 ·Synopsys公司作为较早与Xilinx合作的EDA软件公司，对Xilinx器件内部结 构比较了解。在Xilinx较早版本的集成开发环境Foundation系列软件中 FPGA 集成的综合工具。 ,FPGA Expres的综合结果比较忠实于 原设计，其升级版本FPGA CompilerⅡ是最好的ASIC/FPGA设计工具之 需要指出的是ISE5系列不再直接集成FPGA Express综合工具，如果需要使 用Synopsys的FPGAExpress/Compiler IⅡ系列综合工具，需要使用ISE4等早 期ISE版本，在FPGA EXI ress/CompilerⅡ系列综合工具中完成综合，导出 EDIF网表，在ISE中使用 D程 时设计进行布局布线。 Mentor的子公司Exemplar Logic出品的LeonardoSpectrum也是一款非常流行 的综合工具。它的综合优化能力也非常高，随着Exemplar Logic与Xilinx的 合作日趋紧密，Leonardospectrum对Xilinx器件的支持也越来越好。 ·XST(Xilinx Synthesis Technology)是Xilinx自主开发的综合工具。虽然Xiliny 设计综合软件的经验还不够丰富，但只有Xilinx自己对其芯片的内部结构最了 所 T的 些优化策略是其他综合工具无法比拟的， 对某些使用到 Xx内部核心的设计的综合结果甚至要比其他综合工其优越很多
第 1 章 ISE 系统简介 24 语言输入方式所取代，所以本书推荐初学者尽量采用 HDL 语言方式设计电 路。 • IP 核生成器（Core Generator）是 Xilinx FPGA 设计中的一个重要设计输入工 具。它提供了大量 Xilinx 和第三方公司设计的成熟、高效 IP 核（IP Core）为 用户所用。IP 核生成器可生成的 IP 核功能繁多，从简单的基本设计模块到复 杂的处理器等一应俱全，分为基本模块，通信与网络模块，数字信号处理模 块，数学功能模块，存储器模块，微处理器、控制器与外设模块，标准与协议 设计模块，语音处理模块，标准总线模块和视频与图像处理模块等 10 大功能 模块。配合 Xilinx 网站的 IP 中心使用，能大幅度地减轻工程师的设计工作 量，提高设计质量。 • 测试激励生成器（HDL Bencher）辅助用户设计测试激励文件。它将 VHDL 源 代码、Verilog 源代码和 ECS 原理图等设计输入导入其测试环境，根据用户在 图形界面下编辑的激励波形，直接生成测试激励文件，然后调用 ISE 中集成的 仿真工具进行仿真验证，并分析测试激励的覆盖率。 2. 综合工具 ISE 集成的综合工具主要有 Synplicity 公司的 Synplify/Synplify Pro，Synopsys 公司的 FPGA Compiler II/Express，Exemplar Logic 公司的 LeonardoSpectrum 和 Xilinx ISE 中的 XST 等。 • Synplify/Synplify Pro 作为新兴的综合工具，在综合策略和优化手段上有较大 幅度的提高，特别是其先进的 Timing Driven（时序驱动）和 B.E.S.T（行为级 综合提取技术）算法引擎，使其综合结果往往面积较小，速度较快，在业界口 碑很好。如果结合 Synplicity 公司的 Amplify 物理约束功能，对很多设计能大 幅度地减少资源，优化面积达到 30%以上。 • Synopsys 公司作为较早与 Xilinx 合作的 EDA 软件公司，对 Xilinx 器件内部结 构比较了解。在 Xilinx 较早版本的集成开发环境 Foundation 系列软件中， FPGA Express 是惟一集成的综合工具。FPGA Express 的综合结果比较忠实于 原设计，其升级版本 FPGA Compiler II 是最好的 ASIC/FPGA 设计工具之一。 需要指出的是 ISE 5 系列不再直接集成 FPGA Express 综合工具，如果需要使 用 Synopsys 的 FPGA Express / Compiler II 系列综合工具，需要使用 ISE 4 等早 期 ISE 版本，在 FPGA Express / Compiler II 系列综合工具中完成综合，导出 EDIF 网表，在 ISE 中使用 EDIF 流程对设计进行布局布线。 • Mentor 的子公司 Exemplar Logic 出品的 LeonardoSpectrum 也是一款非常流行 的综合工具。它的综合优化能力也非常高，随着 Exemplar Logic 与 Xilinx 的 合作日趋紧密，LeonardoSpectrum 对 Xilinx 器件的支持也越来越好。 • XST（Xilinx Synthesis Technology）是 Xilinx 自主开发的综合工具。虽然 Xilinx 设计综合软件的经验还不够丰富，但只有 Xilinx 自己对其芯片的内部结构最了 解，所以 XST 的一些优化策略是其他综合工具无法比拟的。XST 对某些使用到 Xilinx 内部核心的设计的综合结果甚至要比其他综合工具优越很多
XILINX SE中果成工具及其基本功能 3仿直工月 ISE集成的仿真工具主要有Model Tech公司的仿真工具ModelSim和测试激励生成器 HDL Bencher等。 。ModelSim可以说是业界最流行的仿真工具之一。其主要特点是仿真速度快， 仿真精度高。ModelSim支持VHDL、Verilog HDL以及VHDL和Verilog HDL 混合编程的仿真。ModelSim的PC版的仿真速度也很快，甚至和工作站版不 相上下 ·HDL Bencher是一种根据电路设计输入，自动生成测试激励的工具，它可以把 工程师从书写测试激励文件的繁重工作中部分解脱出来。HDL Bencher的 Xlin散本可以支持VHDL语言给入，Verilog hd儿语言输入和Xilinx原理图 入等3种输入方法。将这些设计输入导入到HDL Bencher中， 能自动 成相应的测试激励文件。 4实现工且 实现工具包含的面比较广。如果能较好地掌握这些工具，将大幅度提高设计者的水平 使设计工作更加游刃有余。ISE集成的实现工具主要有约束编辑器(Constraints Editor人、引 脚与区域约束编辑器(PACE)、时序分析器(Timing Analyzer)、FPGA底层编辑器(FPGA Editor)、芯片观察窗(Chip Viewer)和布局规划器(Floo ner)等 约束编辑器是帮 程师设计用户约束文件 的工 。用户约束文件是 指导实现过程的约束文件。它与指导综合过程的约束文件既有区别又有联系 约束文件包含时钟属性、延时特性、管脚位置、寄存器分组、布局布线要求和 特殊属性等信息，这些信息指导实现过程，是由用户设计的决定电路实现的目 标与标准。设计约束文件有较高的技巧性，如果约束文件设计得当，会据助 1SE达到用户的设计目标，如果过约束或者约束不当， 会影响电路特性。调用 nts Edito 的万 法有两种： Wind 统 择【开始】1【 序】/【Xilinx ISE】/【Accessories】/【Constraints Editor】命令：二是在ISE 工程管理器(Project Navigator)界面下打开操作流程调用Constraints Editor。. 完成翻译网表(Translate)后调用Constraints Editor可以充分显示综合网表中 的时钟路径和关键路径等信息 引脚与区城约束编辑器(PACE,Pinou t and Area Constraints Editor)ISE 5 个新增工具 它可以直接将信号指定到0管脚，方便地拉出测试信号， 对设计进行面积约束，自动生成用户约束文件，是约束编辑器的有益补充。 ·时序分析器是分析实现结果是否满足约束条件、芯片的工作速率以及关键路 径等时挺信息的工具。能方便地将实现过程生成的各种时延报告分类显示，并 对出束文件。分析是否时序要求 芯片观察窗给用户提供一个图形界面观察适配前(Pre--fiting)和适配后 （Post--fitting)的输入输出、管脚锁定、表单元结构等信息。适配前信息来源 于ngd文件，适配后信息来源于vm6文件。 ·FPGA底层编辑器读取FPGA的布线信息（.nCd)文件，用图形化界面显示 25
ISE 中集成工具及其基本功能 25 3. 仿真工具 ISE 集成的仿真工具主要有 Model Tech 公司的仿真工具 ModelSim 和测试激励生成器 HDL Bencher 等。 • ModelSim 可以说是业界最流行的仿真工具之一。其主要特点是仿真速度快， 仿真精度高。ModelSim 支持 VHDL、Verilog HDL 以及 VHDL 和 Verilog HDL 混合编程的仿真。ModelSim 的 PC 版的仿真速度也很快，甚至和工作站版不 相上下。 • HDL Bencher 是一种根据电路设计输入，自动生成测试激励的工具，它可以把 工程师从书写测试激励文件的繁重工作中部分解脱出来。HDL Bencher 的 Xilinx 版本可以支持 VHDL 语言输入，Verilog HDL 语言输入和 Xilinx 原理图 输入等 3 种输入方法。将这些设计输入导入到 HDL Bencher 中，就能自动生 成相应的测试激励文件。 4. 实现工具 实现工具包含的面比较广。如果能较好地掌握这些工具，将大幅度提高设计者的水平， 使设计工作更加游刃有余。ISE 集成的实现工具主要有约束编辑器（Constraints Editor）、引 脚与区域约束编辑器（PACE）、时序分析器（Timing Analyzer）、FPGA 底层编辑器（FPGA Editor）、芯片观察窗（Chip Viewer）和布局规划器（Floorplanner）等。 • 约束编辑器是帮助工程师设计用户约束文件（ucf）的工具。用户约束文件是 指导实现过程的约束文件。它与指导综合过程的约束文件既有区别又有联系。 约束文件包含时钟属性、延时特性、管脚位置、寄存器分组、布局布线要求和 特殊属性等信息，这些信息指导实现过程，是由用户设计的决定电路实现的目 标与标准。设计约束文件有较高的技巧性，如果约束文件设计得当，会帮助 ISE 达到用户的设计目标，如果过约束或者约束不当，会影响电路特性。调用 Constraints Editor 的方法有两种：一是在 Windows 系统中选择【开始】/【程 序】/【Xilinx ISE】/【Accessories】/【Constraints Editor】命令；二是在 ISE 工程管理器（Project Navigator）界面下打开操作流程调用 Constraints Editor。 完成翻译网表（Translate）后调用 Constraints Editor 可以充分显示综合网表中 的时钟路径和关键路径等信息。 • 引脚与区域约束编辑器（PACE，Pinout and Area Constraints Editor）是 ISE 5 的一个新增工具，它可以直接将信号指定到 I/O 管脚，方便地拉出测试信号， 对设计进行面积约束，自动生成用户约束文件，是约束编辑器的有益补充。 • 时序分析器是分析实现结果是否满足约束条件、芯片的工作速率以及关键路 径等时延信息的工具。能方便地将实现过程生成的各种时延报告分类显示，并 对比约束文件，分析是否满足时序要求。 • 芯片观察窗给用户提供一个图形界面观察适配前（Pre-fitting）和适配后 （Post-fitting）的输入输出、管脚锁定、宏单元结构等信息。适配前信息来源 于.ngd 文件，适配后信息来源于.vm6 文件。 • FPGA 底层编辑器读取 FPGA 的布线信息（.ncd）文件，用图形化界面显示
第1拿1SE系统分 XILINX PGA内部的CLB和IOB摸块结构，根据用户的设置与修改生成XiX物理 。使用FPGA Editor可以完成如下功能：在自动布线 手工布置关键路径，提高电路工作频率 帮助布线器完成自动布线难以 现的路径：在FPGA内部的任何一个节点设置探针，拉出待测信号到I10端 口，这种方法显然要比在HDL源代码中逐层用语言描述，将待测信号拉到IO 端口的方法更灵活：改变内部在线逻辑分析仪（ⅡLA)的连线和配置：FPGA Editor的高级用户甚至可以手动添加和连接一个个内部元件(CLB、IOB)以 完成电路设 与实现 布局规划器与FPGA Editor相似，也能改变FPGA内部的CLB和IOB的连接 配置情况。通过交互图形界面，用户可以观察到FPGA内的连接情况，并且 手动进行物理位置约束。它比FPGA Editor更灵活，可以在实现过程的映射 (Mapping)前，映射后、布局布线(Place&Route)等不同阶段约束设计， 发挥功能。它可以导入NGD、NCD、FNF和UCF等格式的文件，根据用户 生成UCF和MFP等约束关系。对Floorplanner加利用，可以有效提 高设计的工作效率。 5.辅助设计工具 ISE还集成了许多辅助设计工具，主要工具如下： ·PROM配置文件分割器(PROM File Formatter)可以完成配置文件的分割。有 时共片的配置文件(bit文件)要下载到外置存储中（一般为EEPRO八M) 使系统在掉电后配置文件也不会丢失 芯片加 由后 ,自动从存储器中加栽配 文件，重新配置芯片内部结构 始工作。PROM配置文件分制器的主要 功能有3个：一是将Xilinx的配置文件(.bit文件)转换成外置存储器能识别 的格式：二是当FPGA/CPLD菊花链连接时，将每个芯片的配置文件组合起来 并重新分割：三是在Xilinx FPGA多重配置时，将不同司应用的配置文件合为一 个配置文件。PROM配置文件分割器支持的输入文件格式有4种：Intel MCS. 86文件格式 广展名为.mc onix TEKHEX文件格式（扩晨名为.ek) Motorola EXORmacs文件格式（扩展名为.exo)和HEX文件格式（扩展名 为hex)。ISE5x中将该工具集成到iMPACT中，使FPGA/CPLD配置文件的 分制和下载更符合用户的操作习惯。 ·MPACT配置器可以实现将配置文件下载到FPGA/CPLD或相应的存储暴等功 能。 它的主要功能是下载、回读与校验配置 调试配置过程中出现的问 生成SVF和STAPL文件。ISE中iMPACT Foundation系列较低版本 配置器相比有了很大的改进与提高，它的边界扫描、芯片检查、下载功能越来 越完善。 ·功耗仿真器(XPower)是估计设计功耗的工具。当整个设计实现过程完成 后，调用功耗仿真器。功耗仿真器可以根据设计所使用的门的数量，驱动电 电流的大小 环境温度等估 题辑模块功耗 的，功东超功幸后是，动系段人是双对系，功霜 的结温、静态
第 1 章 ISE 系统简介 26 FPGA 内部的 CLB 和 IOB 模块结构，根据用户的设置与修改生成 Xilinx 物理 约束文件（PCF 文件）。使用 FPGA Editor 可以完成如下功能：在自动布线 前，手工布置关键路径，提高电路工作频率；帮助布线器完成自动布线难以实 现的路径；在 FPGA 内部的任何一个节点设置探针，拉出待测信号到 IO 端 口，这种方法显然要比在 HDL 源代码中逐层用语言描述，将待测信号拉到 IO 端口的方法更灵活；改变内部在线逻辑分析仪（ILA）的连线和配置；FPGA Editor 的高级用户甚至可以手动添加和连接一个个内部元件（CLB、IOB）以 完成电路设计与实现。 • 布局规划器与 FPGA Editor 相似，也能改变 FPGA 内部的 CLB 和 IOB 的连接 配置情况。通过交互图形界面，用户可以观察到 FPGA 内的连接情况，并且 手动进行物理位置约束。它比 FPGA Editor 更灵活，可以在实现过程的映射 （Mapping）前、映射后、布局布线（Place & Route）等不同阶段约束设计， 发挥功能。它可以导入 NGD、NCD、FNF 和 UCF 等格式的文件，根据用户 需要，生成 UCF 和 MFP 等约束关系。对 Floorplanner 善加利用，可以有效提 高设计的工作效率。 5. 辅助设计工具 ISE 还集成了许多辅助设计工具，主要工具如下： • PROM 配置文件分割器（PROM File Formatter）可以完成配置文件的分割。有 时芯片的配置文件（.bit 文件）要下载到外置存储器中（一般为 EEPROM）， 使系统在掉电后配置文件也不会丢失，当芯片加电后，自动从存储器中加载配 置文件，重新配置芯片内部结构，开始工作。PROM 配置文件分割器的主要 功能有 3 个：一是将 Xilinx 的配置文件（.bit 文件）转换成外置存储器能识别 的格式；二是当 FPGA/CPLD 菊花链连接时，将每个芯片的配置文件组合起来 并重新分割；三是在 Xilinx FPGA 多重配置时，将不同应用的配置文件合为一 个配置文件。PROM 配置文件分割器支持的输入文件格式有 4 种：Intel MCS- 86 文件格式（扩展名为.mcs）、Tektronix TEKHEX 文件格式（扩展名为.tek）、 Motorola EXORmacs 文件格式（扩展名为.exo）和 HEX 文件格式（扩展名 为.hex）。ISE 5.x 中将该工具集成到 iMPACT 中，使 FPGA/CPLD 配置文件的 分割和下载更符合用户的操作习惯。 • iMPACT 配置器可以实现将配置文件下载到 FPGA/CPLD 或相应的存储器等功 能。它的主要功能是下载、回读与校验配置数据，调试配置过程中出现的问 题，生成 SVF 和 STAPL 文件。ISE 中 iMPACT 与 Foundation 系列较低版本的 配置器相比有了很大的改进与提高，它的边界扫描、芯片检查、下载功能越来 越完善。 • 功耗仿真器（XPower）是估计设计功耗的工具。当整个设计实现过程完成 后，调用功耗仿真器。功耗仿真器可以根据设计所使用的门的数量，驱动电 压、电流的大小，环境温度等估算芯片的结温、静态功耗、逻辑模块功耗、时 钟功耗、输出功耗和总功耗等信息，帮助 PCB 系统设计人员设计系统。功耗
XILINX 常用专有名词解释 仿真器可以分析Xilinx的FPGA和其CoolRunner系列CPLD的功耗 在线逻辑分析仅(Chip Scope Pro)是Xilinx与Agilent合作开发的针对Xilin Virtex-II Pro/Virtex/Virtex-Il/Virtex-E/Virtex-EM/Spartan-IIE/Spartan-IIE FPGA的在线片内信号分析工具，它的主要功能是通过JTAG口，在线、实时 地读出FPGA的内部信号。ChipScope Pro的基本原理根据用户设定的触发条 件将信号实时地保存到下PGA中未使用到的块RAM中，然后通过TAG口将 信号传送到计算机，并在计算机屏幕上显示出时序波形。 化 设计(Modular Design)是-种进 行工作、协同设计的工作方法和 设计工具。其最显著优势有两个，一是协同设计，即所有设计小组成员可以花 最大程度上互不千扰地设计自己的子模块，从而加速了项目进度：二是在调 试、更改某个有缺陷的子模块时，并不会影响到其他模块的实现结果，从而保 证了设计的稳定性与可靠性 增量式设计(n Design 方法是一种能在小范围改动情况下节约综 合、实现时间并继承以往设计成果的设计手段。合理的运用增量设计能带未 方面优点： 一是减少综合、实现过程（特别是布局布线过程）的耗时：二是能 够继承未修改区城的实现成果，这里的实现成果主要指在时序和面积两个方 面。 1.8常用专有名词解释 为了便于学习，我们将本书常用的一些专有名词和约定集中在这里加以解释。 architecture wizard:即结构向导，是ISE5x的新增工其，用于铺助设计数字 时钟管理模块(DCM,Digital Clock Manager)和高速VO收发器(Rocket I/OTM transceivers)。 ·Back一Annotation:即反标，这是一个在后仿真中常用的概念，指将门廷时 布线廷时等插入到原设计中，使后仿真结果更精确。 。Bu心：即缓冲，指增强信号驱动能力的硬件单元，通常用于驱动大扇出信 号、V0端口信号、存储器输出信号等 ·Chip Scope Pro: 即在线逻 分析 仪 指Xilinx 合作开发的FPGA测 试工具。它在FPGA内部创建存储、触发、控制逻辑，通过TAG口在线、实 时地读出FPGA内部的任何信号，实现FPGA片内信号的在线分析， ·CLB:即可配置逻辑模块(Configurable Logic Block),是Xilinx FPGA的基本 硬件单元。 ·Constraints Editor:即约束编辑器，是ISE用户约束文件(UCF文件)的重委 设计工具之一。 ·Core Generator:即IP核生成器，是Xilinx FPGA设计中的一个重要设计输入 工具，提供了大量Xiix和第三方公司设计的成熟、高效P核为用户所用。 ·Chip Viewer::即芯片观察密，以图形化界面观察FPGA/CPLD适配结果的工 且
常用专有名词解释 27 仿真器可以分析 Xilinx 的 FPGA 和其 CoolRunner 系列 CPLD 的功耗。 • 在线逻辑分析仪（Chip Scope Pro）是 Xilinx 与 Agilent 合作开发的针对 Xilinx Virtex-II Pro/Virtex/Virtex-II/Virtex-E/Virtex-EM/Spartan-IIE/Spartan-IIE 系 列 FPGA 的在线片内信号分析工具，它的主要功能是通过 JTAG 口，在线、实时 地读出 FPGA 的内部信号。ChipScope Pro 的基本原理根据用户设定的触发条 件将信号实时地保存到 FPGA 中未使用到的块 RAM 中，然后通过 JTAG 口将 信号传送到计算机，并在计算机屏幕上显示出时序波形。 • 模块化设计（Modular Design）是一种进行并行工作、协同设计的工作方法和 设计工具。其最显著优势有两个，一是协同设计，即所有设计小组成员可以在 最大程度上互不干扰地设计自己的子模块，从而加速了项目进度；二是在调 试、更改某个有缺陷的子模块时，并不会影响到其他模块的实现结果，从而保 证了设计的稳定性与可靠性。 • 增量式设计（Incremental Design）方法是一种能在小范围改动情况下节约综 合、实现时间并继承以往设计成果的设计手段。合理的运用增量设计能带来两 方面优点：一是减少综合、实现过程（特别是布局布线过程）的耗时；二是能 够继承未修改区域的实现成果，这里的实现成果主要指在时序和面积两个方 面。 1.8 常用专有名词解释 为了便于学习，我们将本书常用的一些专有名词和约定集中在这里加以解释。 • Architecture Wizard：即结构向导，是 ISE 5.x 的新增工具，用于辅助设计数字 时钟管理模块（DCM，Digital Clock Manager）和高速 I/O 收发器（Rocket I/O™ transceivers）。 • Back－Annotation：即反标，这是一个在后仿真中常用的概念，指将门延时、 布线延时等插入到原设计中，使后仿真结果更精确。 • Buffer：即缓冲，指增强信号驱动能力的硬件单元，通常用于驱动大扇出信 号、I/O 端口信号、存储器输出信号等。 • Chip Scope Pro：即在线逻辑分析仪，指 Xilinx 与 Agilent 合作开发的 FPGA 测 试工具。它在 FPGA 内部创建存储、触发、控制逻辑，通过 JTAG 口在线、实 时地读出 FPGA 内部的任何信号，实现 FPGA 片内信号的在线分析。 • CLB：即可配置逻辑模块（Configurable Logic Block），是 Xilinx FPGA 的基本 硬件单元。 • Constraints Editor：即约束编辑器，是 ISE 用户约束文件（UCF 文件）的重要 设计工具之一。 • Core Generator：即 IP 核生成器，是 Xilinx FPGA 设计中的一个重要设计输入 工具，提供了大量 Xilinx 和第三方公司设计的成熟、高效 IP 核为用户所用。 • Chip Viewer：即芯片观察窗，以图形化界面观察 FPGA/CPLD 适配结果的工 具