外部器件名称 兼容器件名称引脚「外部器件名称引脚 发光管L12G DATA/IN PS2/233 数据开关KI 发光管L12R CLK/OUT 数据开关K2 发光管Ll1 WR 数据开关K3 发光管L10 数据开关K4 发光管L9 21 数据开关K5 36 氵光管L8 关K6 发光管L7 TCL7528 18 数据开关K7 发光管L6 数据开关K8 发光管L5 数据开关K9 发光管L4 数据开关K10 数据开关K2 发光管LIR TLC549匚CLK59 数据开关K3 发光管LlG 58 数据开关K14 52 数据开关K15 数码管 M4B 16 数据开关K16 扬声器SP M4D 键盘VI M3A 9 键盘V2 84 数码管 g 键盘V 8段显示信 M3D 键盘H1 M2A 键盘H2 数码管 键盘 M2C MS7 键盘H4 M2D 时钟信号CP1 MIA 80 时钟信号CP2 43 数码管M1B 79 78 数码管 11 I 管 21848381807978 K14 图1-2-16PLD引脚与外部器件连接锁定 数据开关
外部器件名称 兼容器件名称 引脚 外部器件名称 引脚 发光管 L12G DATA/IN 25 数据开关 K1 28 发光管 L12R PS2/233 CLK/OUT 24 数据开关 K2 29 发光管 L11 WR 23 数据开关 K3 30 发光管 L10 D7 22 数据开关 K4 35 发光管 L9 D6 21 数据开关 K5 36 发光管 L8 D5 19 数据开关 K6 37 发光管 L7 D4 18 数据开关 K7 38 发光管 L6 D3 65 数据开关 K8 39 发光管 L5 D2 64 数据开关 K9 47 发光管 L4 D1 62 数据开关 K10 48 发光管 L3 TCL7528 D0 61 数据开关 K11 49 发光管 L2 OUT 60 数据开关 K12 50 发光管 L1R CLK 59 数据开关 K13 51 发光管 L1G TLC549 CS 58 数据开关 K14 52 M4A a 17 数据开关 K15 53 M4B b 16 数据开关 K16 54 M4C c 11 扬声器 SP 27 数码管 M4 M4D d 10 键盘 V1 44 M3A e 9 键盘 V2 84 M3B f 8 键盘 V3 72 M3C g 7 键盘 V4 71 数码管 M3 M3D dot 6 键盘 H1 70 M2A MS5 5 键盘 H2 69 M2B MS6 3 键盘 H3 67 M2C MS7 83 键盘 H4 66 数码管 M2 M2D MS8 81 时钟信号 CP1 1 M1A MS4 80 时钟信号 CP2 43 M1B MS1-MS8 8段显示信 号 MS3 79 M1C MS2 78 数码管 M1 M1D MS1 73 105 图 1-2-16 PLD 引脚与外部器件连接锁定 图 1-2-15 PLD 引脚与外部人工连接
步骤11、下载 (1)用专用连接线将计算机并口与下载箱相连,打开实验箱电源 (2)启动 MAX+plusll programmer菜单,出现图1-2-17的对话框 (3)如果是第一次使用该软件,启动 Options Hardware Setup菜单(见图1-2-18), 在 Hardware Type中选择 Byte Blaster(Mv)。 (4)如果是以EPF0K10LC844为目标芯片,选中下载文件L38sof, Configure即可 完成下载 (5)如果是以EPM7128SLC846为目标芯片,选中下载文件L38pof, Program键完 成下载。 注意:若下载后提示下载不成功信息,按以上各步检査是否设置正确,并检查计算机 与实验箱硬件连接,排除故障,再次尝试下载 步骤12、设计文件下载至PLD芯片后,根据步骤9管脚分配的结果,改变数据开关的电 平,验证发光管的状态是否满足表1-2-1,硬件系统示意图如图1-2-19所示。 Examine Program Verify Program 厂 Security Bit T1 Verify lulti-Device jTAG Chain [1 Programming File) Hardware Type. Bwte Blaster Blank-Check ress Parallel Port LPT1:(0x 1-2-18硬件设置 图1-2-17下载 L8 发光管 FPGA/COLD 数据开关 图1-2-19三线-八线译码器硬件系统示意图
步骤 11、下载 （1）用专用连接线将计算机并口与下载箱相连，打开实验箱电源； （2）启动 MAX+plusII \ programmer 菜单，出现图 1-2-17 的对话框。 （3） 如果是第一次使用该软件，启动 Options \Hardware Setup 菜单（见图 1-2-18）， 在 Hardware Type 中选择 ByteBlaster（MV）。 （4）如果是以 EPF10K10LC84-4 为目标芯片，选中下载文件 L38.sof，Configure 即可 完成下载。 （5）如果是以 EPM7128SLC84-6 为目标芯片，选中下载文件 L38.pof，Program 键完 成下载。 注意：若下载后提示下载不成功信息，按以上各步检查是否设置正确，并检查计算机 与实验箱硬件连接，排除故障，再次尝试下载。 步骤 12、设计文件下载至 PLD 芯片后，根据步骤９管脚分配的结果，改变数据开关的电 平，验证发光管的状态是否满足表 1-2-1，硬件系统示意图如图 1-2-19 所示。 图 1-2-17 下载 1-2-18 硬件设置 图 1-2-19 三线-八线译码器硬件系统示意图 106
例1-2-2用Ⅴ erilog HDL设计一个3线-8线译码器 步骤1-3与原理图输入法时相同。 步骤4、启动File\New菜单,如图1-2-20,选择 Text editor file,OK FTle Type Graphic Edit C Symbol Edtor file C Waveform Editor file 图1-2-20 步骤5、在硬件描述语言输入界面下,键入 Verilog hdl代码如下。 odule decoder(out, in) always@(in) 3d0out=8b000001; 3'd1: out=8 b00000010 3'd2:out=8"b00000100 3d3ou=8b001000; 3d4out=8"b00010000 3'd5:out=8"b00100000 3d6out=8b01000000 3d7out=8b10000000 endcase endmodule 步骤6、保存设计文件 在菜单 File \save as下保存文本文件,生成 decoder v. 编译、仿真、管脚分配、下载等步骤与图形输入法相同 注意:ⅴ文件描述的功能模块可以生成一个符号,放在用户库中,供其它原理图输入 文件调用,调用的方法与从器件库中取元器件的方法相同。生成功能模块的方法为:选择 菜单 file\create default symbol,经过与编译相同的过程后,生成的功能模块被放入用户库 如图1-2-21所示
例 1-2-2 用 Verilog HDL 设计一个 3 线-8 线译码器。 步骤 1-3 与原理图输入法时相同。 步骤 4、启动 File \ New 菜单，如图 1-2-20，选择 Text Editor File，OK。 图 1-2-20 步骤 5、在硬件描述语言输入界面下，键入 Verilog HDL 代码如下。 module decoder(out,in); output[7:0] out; input[2:0] in; reg[7:0] out; always@(in) begin case(in) 3'd0:out=8'b00000001; 3'd1:out=8'b00000010; 3'd2:out=8'b00000100; 3'd3:out=8'b00001000; 3'd4:out=8'b00010000; 3'd5:out=8'b00100000; 3'd6:out=8'b01000000; 3'd7:out=8'b10000000; endcase end endmodule 步骤 6、保存设计文件 在菜单 File \Save as 下保存文本文件，生成 decoder.v。 编译、仿真、管脚分配、下载等步骤与图形输入法相同。 注意：.v 文件描述的功能模块可以生成一个符号，放在用户库中，供其它原理图输入 文件调用，调用的方法与从器件库中取元器件的方法相同。生成功能模块的方法为：选择 菜单 file\create default symbol，经过与编译相同的过程后，生成的功能模块被放入用户库， 如图 1-2-21 所示。 107
mbol Name: decoder 生成的功能 Megawizard Plug-In Manager 模块 e: \maxplus 2\max 2li 图1-2-21生成功能模块及调用 1.3计数器设计 例1-3-1用D触发器设计一个异步4位二进制加法计数器。 原理图输入法时,参考电路如图1-3-1所示。图中,CLK接时钟信号源, reset接数据 开关给出复位信号,q3、q2、q1、q接发光管,下载后,在时钟信号作用下,由发光管 的状态验证满足异步4位二进制加法计数器的加法规律,硬件示意图如图1-3-2所示。 图1-3-1异步4位二进制加法计数器 发光管 FPGA/COLD 1HZ clk 晶振 图1-3-2异步4位二进制加法计数器硬件系统示意图
生成的功能 模块 图 1-2-21 生成功能模块及调用 1．３计数器设计 例 1-3-1 用Ｄ触发器设计一个异步４位二进制加法计数器。 原理图输入法时，参考电路如图 1-3-1 所示。图中，CLK 接时钟信号源，reset 接数据 开关给出复位信号，q3、q2、q1、q0 接发光管，下载后，在时钟信号作用下，由发光管 的状态验证满足异步４位二进制加法计数器的加法规律，硬件示意图如图 1-3-2 所示。 图 1-3-1 异步４位二进制加法计数器 图 1-3-2 异步４位二进制加法计数器硬件系统示意图 108
文本文件输入时, Verilog Hdl代码为: Jsq1b(q output[3: 0]q: input clk, reset; reg 3: 0]q: always @(posedge clk or negedge reset if( reset)q[3:0]=4b0000 else q[3:0<=q[3:0H4b0001 endmodule 例1-3-2设计一个十进制加法计数器。 实现十进制计数器的方法有很多种。用74LS161实现时,参考电路如图1-3-3所示。 74161 叩中2 reset CLRN COUNTER 图1-3-3用74LS161实现十进制加法计数器 用Ⅴ erilog hdl实现时,代码为 module jsq1o(g, clk, reset) atpu 3: 01q reg 3: 0]q al ways( @(posedge clk or negedge reset if(q[30}4b1001)g=0, else
文本文件输入时，Verilog HDL 代码为： module jsq16(q,clk,reset); output[3:0] q; input clk,reset; reg [3:0] q; always @(posedge clk or negedge reset) begin if(!reset)q[3:0]<=4'b0000; else q[3:0]<=q[3:0]+4'b0001; end endmodule 例 1-3-2 设计一个十进制加法计数器。 实现十进制计数器的方法有很多种。用 74LS161 实现时，参考电路如图 1-3-3 所示。 图 1-3-3 用 74LS161 实现十进制加法计数器 用 Verilog HDL 实现时，代码为： module jsq10(q,clk,reset); output[3:0]q; reg [3:0]q; input clk,reset; always @(posedge clk or negedge reset) begin if(~reset)q<=0; else begin if(q[3:0]==4'b1001)q<=0; else 109