10.1可编程并行接口芯片8255A(结构) PAPA A组 A口 1/O A组 控制 PCPC A组 VO 数据 C口N 总线 缓冲嚣 内部 PC PC B组 总线 KI/ C口L RD WR→0读写 B组 A 控制 控制 PBPB 逻辑 B组 KH>I/O B口 RESET 图10-18255A的内部结构
10.1 可编程并行接口芯片8255A(结构) o o o D 7~D 0 RD WR A1 A 0 RESET CS 数据 总线 缓冲嚣 读写 控制 逻辑 A 组 控制 B 组 控制 A 组 A 口 A 组 C 口 B 组 C 口 B 组 B 口 PA 7~PA 0 I/O PC 7~PC 4 I/O 内部 PC 3~PC 0 总线 I/O PB 7~PB 0 I/O 图10-1 8255A的内部结构
10.1可编程并行接口芯片8255A(结构) ■2、A组和B组控制电路 这两组控制电路一方面接收芯片内部总线上的 控制字,另一方面接收来自读/写控制逻辑电路的读/ 写命令,以决定两组端口的工作方式和读/写操作 A组控制电路控制端口A和端口C的高4位(PC7~PC4) B组控制电路控制端口B和端口C的低4位PC3~PC0
10.1 可编程并行接口芯片8255A(结构) 2、A组和B组控制电路 这两组控制电路一方面接收芯片内部总线上的 控制字,另一方面接收来自读/写控制逻辑电路的读/ 写命令,以决定两组端口的工作方式和读/写操作。 A组控制电路控制端口A和端口C的高4位(PC7～PC4) B组控制电路控制端口B和端口C的低4位(PC3～PC0)
10.1可编程并行接口芯片8255A(结构) ■3.数据总线缓冲器 是一个双向三态的8位数据缓冲器,它是8255A与 系统总线的连接接口,输入输出的数据,CPU发给 8255A的控制字及外设的状态信息都是通过缓冲器传 送的。 ■4.读/写控制逻辑 负责管理8255A的数据传送过程,它接收CS、A1 A0和控制信号RD、WR、 RESET,将这些信号进行组合, 得到对A组控制和B组控制的控制命令,以完成对数据 状态信息及控制信息的传输
10.1 可编程并行接口芯片8255A(结构) 3．数据总线缓冲器 是一个双向三态的8位数据缓冲器,它是8255A与 系统总线的连接接口,输入输出的数据, C P U发给 8255A的控制字及外设的状态信息都是通过缓冲器传 送的。 4．读/写控制逻辑 负责管理8255A的数据传送过程,它接收C S 、 A 1 、 A0 和 控 制 信 号 RD、WR、RESET,将这些信号进行组合, 得到对A组控制和B组控制的控制命令,以完成对数据 、 状态信息及控制信息的传输
10.1可编程并行接口芯片8255A(结构) ■数据缓冲和读写控制逻辑 A组 PATPAO A口 /O A组 控制 PCPC A组KIO 数据 C口 D→D 总线 缓冲嚣 内部 PCaPC B组 总线 C口 I>IO RD WR→d读写 B组 A 控制 控制 PB, PB 逻辑 B组 RESET BAA> IO CS 图10-18255A的内部结构
10.1 可编程并行接口芯片8255A(结构) 数据缓冲和读写控制逻辑 o o o D 7~D 0 RD WR A1 A 0 RESET CS 数据 总线 缓冲嚣 读写 控制 逻辑 A 组 控制 B 组 控制 A 组 A 口 A 组 C 口 B 组 C 口 B 组 B 口 PA 7~PA 0 I/O PC 7~PC 4 I/O 内部 PC 3~PC 0 总线 I/O PB 7~PB 0 I/O 图10-1 8255A的内部结构
8255A的引脚信号 PAP A口 RD PB-PB WR 8255A B口 CS PCPO A C口 RESET 图0X8255A的引脚信号
8255A的引脚信号 8255A CS WR RD PA 7~PA 0 D 7~D 0 A 口 PB 7~PB 0 B 口 A PC 7~PC 0 1 A 0 C 口 RESET 图10-X 8255A的引脚信号