第9章集成遇辑门电路 (4)噪声容限。低电平噪声容限是指与非门截止, 保证输出高电平不低于高电平下限值时,在输入低电 平基础上所允许叠加的最大正向干扰电压,用U表示 由图92可知,U=Uor-Ul。高电平噪声容限是指与扎 门导通,保证输出低电平不高于低电平上限值时,在 输入高电平基础上所允许叠加的最大负向干扰电压, 用UKN表示。由图9,2可知,UKH=Ul-Uon显然,为了提 高器件的抗干扰能力,要求U与K尽可能地接近
第9章 （4）噪声容限。低电平噪声容限是指与非门截止， 保证输出高电平不低于高电平下限值时，在输入低电 平基础上所允许叠加的最大正向干扰电压，用UNL表示。 由图9.2可知，UNL =Uoff-UiH。高电平噪声容限是指与非 门导通，保证输出低电平不高于低电平上限值时，在 输入高电平基础上所允许叠加的最大负向干扰电压， 用UNH表示。由图9.2可知,UNH =UiH-Uon。显然，为了提 高器件的抗干扰能力，要求UNL与UNH尽可能地接近
第9章集成遇辑门电路 2输入特性及主要参数 1)输入伏安特性及主要参数 输入伏安特性是指与非门输入电流随输入电压变 化的关系曲线。图93(a)为测试电路,图93(b)为TTL 与非门的输入伏安特性曲线。一般规定输入电流以流 入输入端为正
第9章 2.输入特性及主要参数 1) 输入伏安特性是指与非门输入电流随输入电压变 化的关系曲线。图9.3(a)为测试电路,图9.3（b）为TTL 与非门的输入伏安特性曲线。一般规定输入电流以流 入输入端为正
第9章集成遇辑门电路 CC R mA 图93TIL与非门的输入伏安特性 (a)测试电路; (b)输入伏安特性
第9章 V ui uo R ＋UCC & mA (a) i i 图9.3TTL与非门的输入伏安特性 （a）测试电路； （b）输入伏安特性
第9章集成遇辑门电路 i/mA 2 IS (b) 图93TIL与非门的输入伏安特性 (a)测试电路; (b)输入伏安特性
第9章 0 1 2 ui / V I i H i i / mA I i S (b) 图9.3TTL与非门的输入伏安特性 （a）测试电路； （b）输入伏安特性
第9章集成遇辑门电路 由图9.3可以得到以下几个主要参数: (1)输入短路电流/s为当输入端有一个接地时,流 经这个输入端的电流,如图94所示。由图93得 UM -U-U R1 当U=0时, 5-0.7 -1.4mA 3kQ
第9章 由图9.3 （1）输入短路电流IiS为当输入端有一个接地时,流 经这个输入端的电流，如图9.4所示。由图9.3得 − − = − − − = m k V I R U U U I i S CC b e i i S 1.4 3 5 0.7 1 1 当Ui=0时